Diseño de la etapa de frecuencia intermedia de un radar en FPGA

Autores/as

  • David Álvarez Cañizares Instituto Superior Politécnico José Antonio Echeverría (ISPJAE)
  • DrCs Nelson Chávez Ferry

Resumen

El Grupo de Investigación de Radar del Departamento de Telecomunicaciones y Telemática de la Cujae posee un radar experimental instalado en el edificio número dos de la universidad que está conformado por partes de un SON-9A y un P-37, ambos de diseño y fabricación soviética. Estos dos radares son de generaciones atrasadas, pero de diseños excelentes en cuanto al sistema en sí. Sus partes y componentes son de tecnologías electrónicas, eléctricas y electromecánicas con una misión definida. Con la creciente necesidad de desarrollar nuevas plataformas de radar manteniendo relativamente bajos los costos, se necesita desarrollar un radar genérico compatible con múltiples plataformas de radar. Con el desarrollo de este trabajo se pretende dar una solución parcial a esta problemática a través del diseño de la etapa de FI de dicho radar utilizando un FPGA. En la misma se brindan detalles del diseño que se verifican utilizando la metodología Hardware In the Loop (HIL).

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Publicado

2016-10-03

Cómo citar

Álvarez Cañizares, D., & Chávez Ferry, D. N. (2016). Diseño de la etapa de frecuencia intermedia de un radar en FPGA. Telemática, 15(2), 27–39. Recuperado a partir de https://revistatelematica.cujae.edu.cu/index.php/tele/article/view/226

Número

Vol. 15 Núm. 2 (2016): Mayo-Agosto

Sección

Artículos de investigación científica y tecnológica

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