Implementación de un módulo IP para un modelo decodificador h.264/avc sobre FPGA.

Authors

  • Laura Quesada del Busto LACETEL, Instituto de Investigación y Desarrollo de Telelcomunicaciones.
  • Gustavo Javier Aguirre Soler LACETEL, Instituto de Investigación y Desarrollo de Telelcomunicaciones.
  • Osmany Yaunner Nuñez LACETEL, Instituto de Investigación y Desarrollo de Telelcomunicaciones.
  • Orlando Landrove Gámez LACETEL, Instituto de Investigación y Desarrollo de Telelcomunicaciones.

Abstract

El estándar H.264/AVC constituye uno de los formatos de compresión de video más utilizados hoy en día en los sistemas de Televisión Digital Terrestre. En LACETEL, Instituto de Investigación y Desarrollo de Telecomunicaciones se cuenta con un modelo decodificador H.264/AVC implementado en una plataforma FPGA con microprocesador empotrado. Este modelo es completamente funcional pero su velocidad de procesamiento no le permite operar en tiempo real. En este trabajo se insertó al sistema decodificador H.264/AVC un módulo IP para sustituir a la función software que ejecuta la decodificación aritmética binaria de bypass, que es dentro del núcleo CABAC la más frecuentemente invocada. Además, como módulos IP auxiliares, se insertaron un temporizador y un controlador de interrupciones, para evaluar su desempeño. Se utilizaron como herramientas de diseño los softwares: XPS para la implementación de la plataforma hardware y SDK para el diseño del subsistema software, ambos proporcionados por Xilinx. Como resultados se obtuvieron los tiempos de procesamiento al decodificar varios videos en diferentes escenarios de prueba.

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Published

2015-12-23

How to Cite

Quesada del Busto, L., Aguirre Soler, G. J., Nuñez, O. Y., & Landrove Gámez, O. (2015). Implementación de un módulo IP para un modelo decodificador h.264/avc sobre FPGA. Telemática, 14(3), 54–67. Retrieved from https://revistatelematica.cujae.edu.cu/index.php/tele/article/view/203

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